半導体の消費電力を下げるには、計算の方法だけでなく、電流が流れる材料そのものを見直す道もあります。その候補が、原子層ほどの薄さを持つ「2D半導体」です。
OCP APAC 2026の講演資料で、シンガポール国立大学のLain-Jong（Lance）Li氏は、2Dトランジスタの省電力の可能性と、製造に向けた課題を紹介しています。Li氏がChief Scientistを務めるNexstromの成膜技術も、その課題に取り組む例として登場します。薄い材料から良い素子を作ることと、ウエハー全体に安定して作ることは、つながりながらも別の難しさを持っています。[1]
簡単にまとめると？
- 2D半導体は原子層ほど薄いチャネルを使い、低い電圧でも電流を制御しやすい素子を目指します。
- 紹介されたSRAMの省電力値は回路モデルの予測で、完成品やサーバー全体の実測値ではありません。
- 実用化には接点・絶縁膜・成膜の均一性も必要で、12インチ装置の紹介を量産実績とは読み替えられません。
原子層の薄さで、電流を制御する
トランジスタでは、ゲートに加える電圧で、チャネルと呼ぶ経路の電流を制御します。チャネルを短くしても電流のオンとオフを切り替えやすくするには、ゲートからチャネルへ電気的な作用が十分に届く必要があります。
2D半導体の強みは、このチャネルを非常に薄くできることです。資料では、原子層の薄さによる電流制御のしやすさと、表面に結合の切れ端がない構造による電子移動のしやすさを挙げています。ここでいう「2D」は材料の薄さを指し、複数のチップを重ねる3D実装とは異なる話です。[1, p.6]
候補材料には、二硫化モリブデン（MoS₂）や二セレン化タングステン（WSe₂）があります。材料を替えるだけで回路全体が完成するわけではありませんが、低い電圧でも動作させやすい素子を作る出発点になります。
SRAMの省電力は、回路モデルの予測
資料の省電力評価は、素子の実験結果から回路の動作を予測する流れになっています。MoS₂をN型、WSe₂をP型の素子に使い、実験結果に合わせたモデルから、さらに微細な素子とSRAM回路の性能を試算しています。SRAMは、プロセッサー内のキャッシュなどに使われるメモリーです。[1, pp.10–11]
示されている条件は、128×128のSRAMマクロを1GHzで動かすモデルです。読み書きの平均動的消費電力は、電源電圧0.6Vで6.17µW、0.3Vで1.6µWとされています。スライドはこれを、それぞれ6.17fJ/bit、1.6fJ/bitのエネルギーとして示しています。低い電圧で動かせれば、処理に使うエネルギーを減らせるという見通しです。
ただし、この値はVita Hu氏のグループによるシミュレーションとして紹介されたものです。完成した2D SRAMの実測値や、サーバー全体の消費電力ではありません。また、資料中の「1nm技術ノード」は世代を示す呼び方で、モデルに置かれたゲート長は12nmです。数値を読むときには、こうした条件を一緒に見る必要があります。
金属との接触と、絶縁膜も一緒に整える
薄いチャネルを作れても、そこへ電流を出し入れする接点や、ゲートとの間に置く絶縁膜が性能を妨げれば、材料の利点を生かせません。資料は、金属との接触、絶縁膜の形成、チャネル材料の成長を、実用化に向けた三つの課題に挙げています。[1, pp.13–16]
金属との接触では、材料の組み合わせに加えて、形成時の表面の状態が重要になります。絶縁膜では、薄い材料に損傷を与えず、ゲートの作用をチャネルへ伝えられる界面を作る必要があります。資料が扱うHfO₂（酸化ハフニウム）のような誘電率の高い膜も、膜そのものだけでなく、チャネルとの境目まで含めた設計の対象です。
ここには実験と予測の段階の違いもあります。資料にある28nm技術でのインバーターの実証と、より先の世代に向けた消費電力の予測は、同じ完成度の成果として扱えません。良い材料、良い接点、良い絶縁膜を組み合わせ、それを回路で確かめる工程が続いています。
小さな素子から、ウエハー全体へ
製造の視点では、一つの素子が動くだけでなく、広い面積に同じ性質の膜を作れることが重要です。Nexstromの成膜技術を示す次の図は、その課題を三つに分けています。左は結晶中の欠陥、中央は結晶の向き、右は膜や結晶の均一性を調べる画像です。[1, p.17]
左側には、通常のCVDで約10¹³cm⁻²、NexstromのMOCVDで約10¹¹cm⁻²という欠陥密度が示されています。CVDは気体の原料から膜を成長させる方法で、MOCVDは金属有機原料を使う方式です。この比較は同社が示す成果であり、このページだけでは試料条件や評価範囲のすべては分かりません。どの材料や工程でも同じ差になる、とまでは言えません。
中央と右の画像が加わることで、欠陥の少なさだけを見ればよいわけではないことも分かります。結晶の向きをそろえ、広い範囲で膜の性質をそろえる必要があります。資料は、Nexstromが独自のMOCVDプラットフォームで、これらを同時に制御する方針を示しています。
12インチ装置と、量産の実績を分けて見る
資料は、Nexstromによる2インチの実証と、12インチへの拡大目標を紹介しています。また、P型2D材料の成長に向けた12インチのコールドウォールCVD装置も示しています。複数領域の温度制御や原料供給の制御、ラマン分光の計測、成膜後の熱処理を組み合わせる構成です。[1, pp.18–20]
大きなウエハーを扱う装置があることと、その全面で要求する品質を安定して達成し、量産できることは別です。この資料から、12インチの2D半導体がすでに量産されているとは判断できません。
2D半導体の省電力化は、原子層の薄さだけで決まるものではありません。素子の電流制御、金属と絶縁膜の界面、回路の動作、ウエハー全体の成膜をつなぐ必要があります。今回の資料は、低電圧で動く回路の可能性と、その可能性を製造へ結び付けるために残る課題を、両側から示しています。
参考資料
- Lain-Jong（Lance）Li, Two-Dimensional Transistors for Ultra-Low-Power Electronics Beyond Silicon, OCP APAC 2026。本文・図の参照箇所：pp.6, 10–20, 22。
- Open Compute Project, 2026 OCP APAC Summit — 公開講演資料一覧。