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  • 半導体の微細加工とヘテロ集積、細かな回路を作り異なるチップをつなぐ

    半導体の微細加工とヘテロ集積、細かな回路を作り異なるチップをつなぐ

    半導体の性能を伸ばすには、小さな回路をたくさん詰め込むだけでなく、その形を正確に作り、異なる機能の回路をつなぐ必要があります。薄い膜を作る工程と、深い穴を開ける工程、別々に作ったチップを組み合わせる工程では、解くべき問題も違います。

    JSTの『研究開発の俯瞰報告書 ナノテクノロジー・材料分野（2026年）』は、これらを「微細加工・ヘテロ集積」という研究領域で整理しています。細かく作る技術が、立体的な構造や異なる機能の組み合わせを、どのように支えるのかを見てみます。［1］

    簡単にまとめると？

    • 微細な模様を作ること、膜を形成・加工すること、チップをつなぐことでは、必要な技術が異なります。
    • 立体構造では、平面上の細かさに加え、膜の制御や深い穴の加工も重要になります。
    • 異なる材料やチップの集積には、各部品の性能だけでなく、組み合わせる製造工程の整合も必要です。

    微細な模様を作る技術にも、材料が関わる

    光リソグラフィは、光を使って微細なパターンを形成する技術です。報告書は、極端紫外線を使うEUVリソグラフィを、その中核技術の一つとして挙げています。細かな形を作るための研究は、露光装置だけでなく、光に応答するレジストという材料にも及びます。［1］

    レジストには、光への感度、細かな形を分けて作る解像度、線の縁の粗さを小さくすることが同時に求められます。報告書は、この三つを両立する難しさを示しています。一つの性質が良い材料を見つけても、それだけで加工全体の要求を満たすとは限りません。

    パターンを作る方法は光リソグラフィだけではありません。報告書が説明する光硬化方式のナノインプリントでは、型を押し付け、光で硬化させてから型を離すことで、基板上にパターンを形成します。こちらにも、すでにある層との位置合わせや、一定時間にどれだけ加工できるかという課題があります。どの方法でも、「細かい形が一度できた」という結果と、製造工程で繰り返し使えることを分けて見る必要があります。

    薄い膜を作る、必要な材料を取り除く

    パターンの細かさに加えて、材料をどのように形成し、加工するかも重要です。報告書は、原子・分子のレベルで制御する技術として、原子層堆積（ALD）と原子層エッチング（ALE）を挙げています。［1］

    ALDは膜を形成する技術で、トランジスタのゲート絶縁膜や、メモリーの電荷を蓄える部分に使う膜などと関わります。必要なのは薄さだけではありません。求める電気的な性質を持つ材料を、製造に使える膜として形成することが課題になります。

    一方、ALEは材料を取り除く加工の技術です。報告書が重視する性質の一つは、異なる材料をどれだけ選び分けて加工できるかという選択性です。細かな構造の中では、加工したい部分を削ると同時に、残したい部分を保つ必要があります。膜を作る工程と取り除く工程は、同じ「微細化」を支えていても、役割が異なります。

    立体化すると、深さ方向の加工が加わる

    半導体の構造は、平面上の線を細くする方向だけで発展しているわけではありません。トランジスタの構造、ウエハー上の回路、複数のチップという異なる段階で、立体化が進められています。［1］

    深い穴や溝を作る場面では、幅に対する深さの比を表す「アスペクト比」が重要になります。報告書は、シリコンを貫いて電気をつなぐTSVの加工や、立体的なメモリー構造に必要な絶縁膜の加工を挙げています。小さな模様を描くことに加え、それを深さ方向へ作り込む技術も必要になるのです。

    半導体の製造を読む三つの視点
    見る工程 主な役割 確かめたい点
    パターン形成 微細な形を作る 解像度、形の粗さ、位置合わせ
    成膜・エッチング 材料を形成し、必要な部分を取り除く 膜の性質、加工の選択性、深さ方向の形
    ヘテロ集積 異なる材料や機能を組み合わせる 各部品と製造工程の整合

    この三つは、どれか一つがほかを不要にする関係ではありません。立体構造を作るほど、パターン、材料、加工の組み合わせが問われます。

    異なる機能を、作れる組み合わせにする

    ヘテロ集積は、異なる材料や機能を持つウエハー、チップなどを組み合わせる技術です。複数の小さなチップを組み合わせるチップレットも、この文脈で扱われます。単一のチップ内を細かくすることと、別々のチップをつなぐことは、対象の大きさも製造上の課題も異なります。［1］

    組み合わせる際には、それぞれが良い性能を持つだけでは足りません。報告書は、異なる半導体デバイスの製造工程で生じる物質が、別のデバイスには汚染物となる場合を指摘しています。必要な機能をそろえると同時に、互いの材料や工程を損なわずに集積できる方法を考える必要があります。

    半導体の製造を読むときは、「どこまで小さくできたか」に加えて、何の形を、どの材料で、どの工程を組み合わせて作ったのかを見ると、技術の役割が分かりやすくなります。微細加工の積み重ねが、立体的な素子や、異なるチップを組み合わせる設計の土台になっています。

    参考資料

    ［1］ JST 研究開発戦略センター『研究開発の俯瞰報告書 ナノテクノロジー・材料分野（2026年）』。CRDS-FY2025-FR-06、2026年1月刊行。N3.01「先端半導体材料・デバイス」印刷139頁（PDF156頁）、N6.01「微細加工・ヘテロ集積」印刷279–281頁（PDF296–298頁）。報告書の情報基準時点は2025年12月です。本文の表は、これらの説明を基に工程ごとの役割を整理したものです。

  • Broadcomの3.5D実装、チップを積み重ねてつなぐ設計と放熱

    Broadcomの3.5D実装、チップを積み重ねてつなぐ設計と放熱

    AI向けのチップは、計算する回路だけでなく、データを出し入れする回路やメモリーとの接続にも、大きな面積を使います。必要な機能を横へ広げていくと、チップやパッケージの大きさが制約になってきます。

    そこで、横に並べる構成へ、上下に重ねる構成を組み合わせる。2026年8月のOCP APAC SummitでBroadcomのHarish Bharadwaj氏が紹介した3.5D Heterogeneous Scale-Inは、そうした立体的な実装の考え方です。計算回路とキャッシュなどを別の半導体ダイに分け、積み重ねたうえで、HBMや入出力用のチップレットとつなぎます。［1・2］

    簡単にまとめると？

    • Broadcomの3.5D実装は、上下に積んだダイと、横に置くHBMや入出力チップレットを組み合わせます。
    • 回路面同士の接合は信号接続を密にできますが、その比率が計算性能の向上率ではありません。
    • 接続密度に加え、放熱、給電、信号の同期、製造時の歩留まりを合わせて設計します。

    横に並べる2.5Dと、上下に重ねる3Dを組み合わせる

    半導体のダイは、ウエハーから切り出した回路の単位です。複数の機能を小さなダイに分け、組み合わせて使うものを、チップレットと呼びます。

    資料の3.5D構成では、計算用のダイを上段へ置き、下段へキャッシュとNoCを配置しています。NoC（Network-on-Chip）は、チップ内の回路同士を結ぶ通信網です。機能ごとに異なる製造プロセスを組み合わせることも、設計に含まれています。［2］

    この積層されたダイ群を、配線を仲介するインターポーザー上で、HBMや入出力用のチップレットと横につなぎます。HBMは高い帯域幅でデータをやり取りする積層メモリーです。計算ダイの下にすべてを重ねるのではなく、上下の接続と、隣り合うダイ間の接続を使い分けています。［2］

    ここでの「3.5D」は、資料がこの組み合わせを表すために用いている呼び方です。数字が大きいほど一律に高性能になる尺度ではありません。どの機能を積み、どの機能を横へ置くかを見ると、構成の意味がつかみやすくなります。

    回路面を向かい合わせると、接続の密度が変わる

    上下のダイをつなぐ方法として、資料はFace-to-BackとFace-to-Faceを比較しています。「Face」は回路のある面、「Back」はその裏面です。前者は回路面と裏面を、後者は二つの回路面を向かい合わせて接合します。［2］

    Face-to-Backの例では、TSV（シリコン貫通電極）を通して信号をつなぎます。資料は、その間隔による接続密度の制約と、電気的な負荷を課題として挙げています。細かな回路同士を上下へ分けても、その間を十分な本数で結べるかが重要になるわけです。

    一方、Face-to-Faceの例では、回路面同士のハイブリッド接合によって、より細かい間隔で信号を結んでいます。資料に示された信号接続密度は、Face-to-Backで約1,500本/mm²、Face-to-Faceで約14,000本/mm²です。これは二つの構成例における接続の密度であり、計算性能が同じ比率で高まるという数字ではありません。［2］

    接続を密にできれば、上下に分けた回路間でデータをやり取りしやすくなります。ただし、Face-to-FaceだからTSVを一切使わない、ということではありません。資料の断面図には、電力供給側などに貫通電極が残っています。

    近づけた回路の熱を、どう逃がすか

    回路を重ねると、データを近い場所でやり取りできる一方、熱の設計も立体的になります。上段と下段のどちらに発熱の大きい回路を置くかによって、温度分布が変わるためです。

    資料は、上下のダイに配置する回路ブロックの組み合わせを変え、熱モデルを使って検討する流れを示しています。設計の早い段階から試作と照合を進め、実際のシリコンでの結果をモデルへ反映していく考え方です。［2］

    電力の届け方も同時に考えます。回路の集積が進んでも、必要な電流を十分に供給できなければ動作は安定しません。資料では、貫通電極や電源配線の配置に加え、電圧降下と、電流密度に伴う信頼性の問題を扱っています。

    冷却を後から付け足すのではなく、回路の配置、電源の経路、熱の逃げ道を一緒に決める。その必要性が、積層の構成から見えてきます。

    二つのダイを、一つの時間軸で動かす

    上下に重ねても、ダイは別々につくられます。製造ばらつき、電圧、温度の違いによって、信号が届くタイミングも変わります。近くに置けば、それだけで同期の問題が解消するわけではありません。

    資料では、ダイ間で信号を同期させる方法や、条件の組み合わせごとのタイミング検証を、設計上の課題に挙げています。さらに、複数のダイと接合工程を組み合わせるため、全体として良品を得られる割合、つまり歩留まりも考慮する必要があります。［2］

    3.5Dの狙いは、限られたパッケージの中で、より多くの回路を効率よくつなぐことです。ただ、それを成立させる条件は、接続密度だけではありません。熱を逃がし、電力を届け、信号のタイミングをそろえ、製造できる構成へ落とし込む。上下に広がった設計では、これらを一緒に見ることが大切になります。

    発表企業の事業を知る

    Broadcomのカスタム半導体やネットワーク半導体を含む、会社全体の事業についてはcyclewaveで紹介しています。

    Broadcomの企業解説を読む

    参考資料

    2026年9月27日確認。接続密度などの数値は講演資料の構成例に基づき、製品全般の性能を表すものではありません。

    ［1］Open Compute Project「2026 OCP APAC Summit」発表一覧

    ［2］Harish Bharadwaj／Broadcom「3.5D Heterogeneous Scale-In」公式掲載スライド。全体構成はp.5、接合方式と接続密度はpp.6–7、実装・タイミング・熱と電源の課題はpp.8–10。

  • AIアクセラレータをつなぐUALink 2.0、4仕様の役割と対応範囲

    AIアクセラレータをつなぐUALink 2.0、4仕様の役割と対応範囲

    AI向けのアクセラレータを増やすと、チップ同士がやり取りする量も増えます。速い計算機を並べるだけでは足りず、同じ仕事に参加するチップをどうつなぎ、どう管理するかが問われます。

    2026年8月のOCP APAC Summitで、UALink ConsortiumのKurtis Bowman氏は、アクセラレータ間をつなぐUltra Accelerator Link（UALink）の更新を紹介しました。発表の中心は「2.0」という一つの数字よりも、通信の共通部分、信号の通り道、運用管理、チップレットへの組み込みを分けて定めたことにあります。［1・2］

    簡単にまとめると？

    • UALinkは、AIアクセラレータ同士を近い範囲で結ぶ接続規格で、PCIeやEthernetをすべて置き換えるものではありません。
    • 更新では、通信の共通部分、データリンク・物理層、運用管理、チップレットを四つの仕様に分けています。
    • 仕様の公開と製品の量産・相互運用実証は別で、対応する版と実測条件を確認する必要があります。

    UALinkが受け持つ範囲

    UALinkは、AI計算に使うアクセラレータ同士を近い範囲で結ぶスケールアップ接続の規格です。発表資料は、PCIe、CXL、Ethernetを置き換える万能な配線とは位置づけず、それぞれを補うものとしています。ラック間のネットワークや、CPUと周辺機器の接続まで、すべてをUALinkに読み替えることはできません。［2］

    今回紹介されたのはCommon 2.0、200G Data Link and Physical Layers（DL/PL）2.0、Manageability 1.0、Chiplet仕様の四つです。共通部分、信号の通り道、運用管理、チップレットを別の仕様として見ると、製品発表で「UALink対応」と書かれたときにも意味を確かめやすくなります。［2・3］

    Common 2.0は、アクセラレータ間の通信と計算

    Common 2.0は、アクセラレータ間の通信に共通する部分を扱います。新たに示されたIn-Network Computeは、計算の一部を接続網の中で進め、やり取りの待ち時間や転送量を減らすことを狙うものです。複数のアクセラレータが分担して学習・推論を進める際に、データの受け渡しだけでなく、その途中でできる処理にも目を向けています。［2・3］

    ただし、公開スライドは狙いと仕様の位置づけを説明する資料です。どの演算を、どの装置で、どれだけ速くしたかという実測結果まで、この発表だけで確定できるわけではありません。性能の比較は、実装と測定条件が示された資料で確かめる必要があります。［2］

    DL/PL 2.0は、信号を運ぶ部分を独立させる

    Data Link Layer（データリンク層）とPhysical Layer（物理層）は、隣り合う装置間でデータを渡す手順と、そのための信号・接続を扱います。UALinkの200G DL/PL 2.0は、この部分をCommon仕様から切り分けました。発表側は、将来、信号方式や速度を変えるときに、ほかの仕様まで同時に作り直さずに進めやすくなると説明します。［2・3］

    ここでの「200G」は仕様の名称と対象速度を示す言葉です。装置全体の実効速度や、異なるメーカーの機器を混ぜたときの性能を、その数字だけからは判断できません。

    Manageability 1.0は、つながった装置を見渡すために

    多くのアクセラレータとスイッチを一緒に動かすには、通信路の定義だけでなく、状態を知り、設定を変える方法も要ります。Manageability 1.0は、UALinkシステムの制御面・管理面を扱い、gNMI、YANG、SAI、Redfishなどの既存の仕組みを使う方向を示しています。［2・3］

    管理用の仕様が公開されたことと、製品同士がすでに問題なく相互運用できることは別です。製品を比べる際は、使える管理機能の範囲と、組み合わせ試験の結果を分けて見るのがよさそうです。

    Chiplet仕様は、チップの内側へ接続を持ち込む

    Chiplet仕様は、複数の小さな半導体ダイを一つのSoCとして組み合わせる際に、UALinkをどう組み込むかを定めます。インターフェース、形状、フロー制御、管理が対象です。発表スライドでは「Chiplet 1.0」と記されていますが、2026年9月24日に確認したConsortiumの公開一覧ではChiplet 1.01が掲載されています。資料を読むときは、発表時の版と現在配布される版を区別したいところです。［2・3］

    同一覧はUCIe 3.0への準拠も説明しています。ただし、チップ内で規格を組み込めることから、完成したサーバーやクラスタ全体の採用状況までは読み取れません。［3］

    仕様の公開と、使える製品は別の段階

    発表資料のロードマップは、適合性・相互運用の取り組み「Compliance 1.0」を2026年第4四半期に示しています。実験室での評価は2027年初頭、本番導入は同年後半に進める計画です。これは2026年9月時点では将来の予定です。仕様が公開・批准されたという話を、製品が量産され、相互運用が実証済みだという話へ置き換えないようにします。［2］

    これから「UALink 2.0対応」の製品を見るなら、四つのうちどの仕様のどの版に対応するか、実際に試した機器の組み合わせは何か、性能はどの条件で測ったかを確認したいところです。通信、管理、チップへの組み込みを分けて読むことが、この発表のいちばん役立つ入口になります。

    参考資料

    2026年9月24日確認。本文は公開スライドとConsortiumの公開仕様一覧をもとにしています。発表動画の発言・質疑は確認対象に含めていません。

    ［1］Open Compute Project「2026 OCP APAC Summit」発表一覧。演題、登壇者、資料掲載。

    ［2］Kurtis Bowman「UALink 2.0 Specification Update: Advancing Accelerator Interconnect Technology for AI Workloads」公式掲載スライド。全15頁。仕様の役割はpp.4・7–11、ロードマップと評価計画はpp.12–13。

    ［3］UALink Consortium「Specifications」。Common 2.0、200G DL/PL 2.0、Manageability 1.0、Chiplet 1.01の公開一覧。